1ヶ月ちょっとかけてようやくVerilogで試作機を書くことができました。 毎度のとおり GitHub に挙げてあるのでよかったら見てみてください。
ビルドが通ったのを確認しただけなのでデバッグはまだしていません。 サイズが大きすぎるせいか、もともとデバッグに使用していた digitalJS が使えなくなってしまったので対策法を考え中なのです。
IO周りの3ステート回路以外は NOR もしくは容易に NOR に変換できるもので書いてあります。
NORゲートの使用数は、
ALU | 1819 |
DECODER | 5321 |
FLIPFLOP | 1707 |
INTERFACE | 952 |
REGISTER | 3840 |
各パーツ間の接続に用いたゲートも合わせて、合計で13751ゲートになりました。
Z80のトランジスタ数が8,000であることを考えると最適化不足感が否めませんが、まぁ素人が初めて作ったらこんなものなのかなーと思ったり。
改良点はいくつか見つかっているので、基板に落とし込む際にもう少しゲート数を減らしたいです。
アプリを作ったりしています! よかったらみていってくださいね→
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